11 月 8 日消息，當地時間 11 月 7 日合併的最新 GCC 編譯器補丁意外泄露了 AMD 下一代 Zen 6 處理器的核心指令集架構（ISA），顯示該架構將引入多項面向 HPC 和 AI 的擴展特性。
此次 GCC 更新補丁名為「Add AMD znver6 processor support」（添加 AMD znver6 處理器支持），標誌著編譯器正式納入對 Zen 6 核心架構的初步支持，具體包括以下 Zen 6 指令集：
AVX512_FP16
AVX_NE_CONVERT
AVX_IFMA
AVX_VNNI_INT8
AMD 此前已在現有 Zen 架構中支持 AVX512 指令集，而新加入的 AVX512 FP16 將進一步提升浮點計算能力，尤其有助於 AI 推理和高性能科學計算場景。同時，VNNI INT8 的加入意味著 Zen 6 在低精度整型矩陣運算方面將具備更高效率，這一特性廣泛應用於深度學習模型的加速執行。
除指令集外，@InstLatX64 還發現了 Zen 6 架構的新 CPU 標識符「B80F00」，這預計對應於即將推出的「Venice」服務器系列之一。
根據現有信息，Zen 6 服務器產品線將分為兩種版本：Classic（經典版）和 Dense（高密度版）。其中，Classic 版本對應 SP7「B50F00」和 SP8「B90F00」，Dense 版本對應 SP7「BC0F00」和 SP8「BA0F00」。
在核心配置方面，Classic 版本每個 CCX 最多包含 12 個核心，而 Dense 版本則可達到每 CCX 32 個核心。已知「Venice」系列最高將提供 256 個核心（IT之家註：共 8 個 CCX），Dense 版本的每個 CCX 配備 128MB 三級緩存，總 L3 緩存容量可達 1024MB。
除了服務器處理器外，Zen 6 架構還將支持至少四大系列客戶端產品，包括高端 AM5 平台的「Olympic Ridge」（最多 24 核 48 線程，每 CCX 含 12 核及 48MB L3 緩存）、Gator Range、Medusa Point 以及 Medusa Halo。
採用多晶片設計的型號預計將基於台積電 N2P 工藝，而單晶片設計的 Medusa Point 與 Gator Range APU 則預計使用台積電 N3P 或 N3C 製程。
AMD 計劃在即將舉行的金融分析師日（Financial Analyst Day）上首次預覽 Zen 6 相關內容，但預計還要等到 CES 2026期間才會正式發布。
